ECHANTILLONNAGE COMPRIME POUR LES SIGNAUX ASTROPHYSIQUES

National audienceLa conception d'une architecture de récepteur radio basé sur l'échantillonnage comprimé (compressed sampling CS) nécessite, en premier lieu, de trouver une base de parcimonie appropriée au signal étudié. Dans ce papier, nous analysons un signal astrophysique (signal Jovien de bande passante [0,40 MHz]) en relevant son information utile et nous étudions sa compressibilité. Le résultat expérimental montre que le signal est compressible dans le domaine fréquentiel avec un facteur de compressibilité de 1/1

Wide-band multipath A to D converter for Cognitive Radio applications

This article presents a digital-enhanced radio frequency receiver for fast wide-band spectrum sensing. It is based on charge sampling and hybrid filter bank techniques. The charge sampling method is employed to design analog bandpass filters. Using a hybrid filter bank for wide-band analog-to-digital conversion improves the speed and resolution of the conversion. We propose to use these techniques in combination of frequencydivision multiplexing with time-division multiplexing to design an integrated, completely software reconfigurable and reliable backend of radio frequency receiver for cognitive radio applications

Méthode de dimensionnement de récepteurs radiomobiles à conversion directe (application au filtrage à sélection de canal UMTS par la technique des capacités commutées)

PARIS-BIUSJ-Thèses (751052125) / SudocPARIS-Télécom ParisTech (751132302) / SudocPARIS-BIUSJ-Physique recherche (751052113) / SudocSudocFranceF

Modulateur sigma delta passe-haut et son application au convertisseur sigma delta à l'entrecalement temporel

PARIS-Télécom ParisTech (751132302) / SudocSudocFranceF

Reconfigurable parallel Delta Sigma analog to digital converters

De nos jours, les systèmes de communications supportent un nombre croissant de normes radios dont les exigences en termes de bande et de vitesse sont diverses. Ceci rend la conception d'un convertisseur analogique numérique (CAN) unique convenant à toutes ces normes, une tache très problématique. La reconfigurabilité est une solution à ce problème, où la résolution serait échangée contre la bande passante. Les CANs Sigma Delta offrent un moyen facile d'effectuer cet échange en ajustant leur rapport de sur-échantillonnage. Cependant, ils ne sont adaptés pour les applications larges bandes. La parallélisation des CANs Sigma Delta surmonte ce problème et en plus augmente la reconfigurabilité du CAN. Dans ce travail, la conception d'un CAN Sigma Delta reconfigurable et parallèle est présentée. Sa reconfigurabilité permet de faire des échanges entre bande de conversion et résolution ainsi qu'entre consommation de puissance et bande de conversion. Ceci est possible grâce à un contrôle sur le nombre actifs de canaux, sur le rapport de sur-échantillonnage, sur la fréquence d'opération et sur l'ordre des modulateurs. Une nouvelle technique d'interpolation est également proposée. Elle permet de réduire les tailles des capacités et les contraintes sur le filtre anti-repliement. Un prototype du CAN a été fabriquée dans une technologie CMOS 65 nm. Il a été conçu pour satisfaire les exigences des normes GSM, UMTS, EDGE, DVB-T, WiFi et WiMax. Pour le scénario GSM/EDGE, le CAN a une résolution de 13 bits pour une consommation de 1.74 mW. Pour le reste des scénarios, les performances visées ne sont pas atteintes cependant la fonctionnalité a été testée avec succès.Nowadays, communication devices are supporting an increasing number of standards. The diversity of the requirements in terms of speed and resolution, makes the design of a single low power analog to digital converter (ADC) suitable for all the scenarios very problematic. Reconfigurable ADCs are a solution to this problem, where resolution would be exchanged for bandwidth. Classical Delta Sigma ADCs offer an easy way to perform this exchange by adjusting their oversampling ratios. However, they are not suitable for wideband applications. Parallelizing Delta Sigma ADCs overcomes this problem and in addition, increases the reconfigurability of the ADC. In this work, a fully reconfigurable Time-interleaved Delta Sigma ADC is proposed. Its reconfigurability permits it to perform resolution-bandwidth trade-off as well as power consumptionbandwidth trade-off by adjusting the operation frequency, the number of active channels, the oversampling ratio and the modulator order. A novel interpolation technique is also proposed. It allows to downscale the capacitor sizes that may otherwise reach unreasonable values if large resolutions are required and relaxes the constraints on the anti-alias filter as well. A prototype of the presented Time-interleaved Delta Sigma ADC has been realized in a 1.2 V 65 nm CMOS technology. It was designed to fulfill the requirements of GSM, EDGE, UMTS, DVBT, WiFi and WiMax standards. For the GSM/EDGE scenario, a 80 dB SNR was measured. For the rest of scenarios, the performances were not secured but the functionality was tested successfully.PARIS-Télécom ParisTech (751132302) / SudocSudocFranceF

Echantillonnage non uniforme appliqué à la numérisation des signaux radio multistandard

Cette thèse de Doctorat s'inscrit dans le domaine de la conception de circuits innovants pour la numérisation des signaux radio multistandard. La nouveauté dans ce travail de recherche provient de l'exploration, pour la première fois dans le domaine des systèmes radio, de l'apport de l'utilisation des techniques d'échantillonnage non uniforme (NUS, Non Uniform Sampling). L'innovation de recherche apportée concerne l'établissement de formulations analytiques pour le calcul des métriques d'évaluation des performances de la technique NUS et pour le dimensionnement d'un nouveau récepteur radio multistandard avec un convertisseur analogique numérique (ADC, Analog-to-Digital Converter) contrôlé par une horloge non uniforme. Les résultats de cette étude ont conduit à la synthèse d'un filtre anti-repliement unique pour les standards GSM/UMTS/WiFi et à la diminution la fréquence moyenne d'échantillonnage de l'ADC ce qui a permis de diminuer la consommation de puissance de l'ADC et d'éliminer le circuit du contrôle automatique de gain (AGC). L'étude analytique et la conception niveau système ont été complétées par la proposition d'une architecture numérique originale de génération d'horloge non uniforme permettant de s'affranchir des contraintes et limitations des oscillateurs non uniformes proposés dans la littérature. Ce circuit Pseudorandom Signal Sampler (PSS) a fait l'objet d'une synthèse et d'une validation préliminaire sur FPGA puis la conception d'un circuit VLSI en technologie CMOS numérique 65 nm. Les résultats d'implémentation du PSS ont permis d'obtenir, pour un facteur de quantification temporelle égal à 16, une surface active de 470 ( m) , des fréquences moyennes d'échantillonnage pouvant atteindre 200 MHz basées sur un synthétiseur de fréquence qui offre des fréquences jusqu'à 3.2 GHz et enfin une consommation de puissance de 1.45 à 290.4 W pour des fréquences d'échantillonnage moyennes allant de 1 MHz à 200 MHz. Une validation expérimentale de l'étage de numérisation proposé a été effectuée grâce à la réalisation d'une plate-forme de test composée du circuit générateur PSS dont la sortie contrôle un ADC auquel est appliqué en entrée un signal sinusoïdal de test et d'un PC pour l'acquisition par FIFO mais aussi pour le traitement des données. Les résultats des tests expérimentaux obtenus ont permis de confirmer les résultats théoriques en termes de diminution de la consommation de l'ADC.Research activities of this Doctorate thesis deal with the design of innovative circuits for multistandard signals digitalization. The originality of this research work comes from the use for the first time of Non Uniform Sampling (NUS) techniques for radio systems design and implementation. Presented research innovation is relative to the establishment of analytical formulations for NUS technique performance evaluation metrics to design a novel multistandard radio receiver topology with an Analog-to-Digital Converter (ADC) controlled by a non uniform clock. Results of this study have led to the synthesis of a single anti-aliasing filter for GSM/UMTS/WiFi standards and the reduction of ADC mean sampling frequency that allows the ADC power consumption reduction and the elimination of the Automatic Gain Control (AGC) circuit. The analytical study and the system level design have been completed by the proposal of an original digital architecture for a Pseudorandom Signal Sampler (PSS) circuit designed to overcome previous non uniform generators constraints. This PSS circuit experimental validation have been first achieved thanks to a preliminarily FPGA-based implementation then by a VLSI circuit design on 65 nm Digital CMOS technology. The PSS implementation results lead, for a time quantizer factor of 16, to a 470 ( m) active area occupation, mean sampling frequencies reaching 200 MHz based on frequency synthesiser offering frequencies until 3.2 GHz and finally a power consumption from 1.45 to 290.4 W for mean sampling frequencies ranging from 1 MHz to 200 MHz. An experimental validation of proposed digitalization stage have been achieved thanks to the development of a test setup composed by the PSS generator delivering ADC control clock signals. A test sine wave is applied to the ADC input and its output is processed by a PC-based software created for sampled data processing. Obtained experimental results confirmed theoretical results in terms of ADC power consumption reduction.PARIS-Télécom ParisTech (751132302) / SudocSudocFranceF

High-pass delta sigma modulator and its application in multi-standard RF receivers

Dans cette thèse, les recherches ont été menées à des niveaux d'abstraction différents pour optimiser le fonctionnement du modulateur passe-haut (PH). Une approche top-down est adoptée pour atteindre cet objectif. Au niveau de l'architecture du récepteur RF, le nouvellement créé récepteur Fs/2 est sélectionné pour sa grande compatibilité avec modulateur PH comparé aux architectures de réception: zéro-IF et faible-IF. Après avoir défini la topologie du récepteur, l'architecture du modulateur est adressée. Nous proposons une nouvelle architecture du deuxième ordre dont la fonction de transfert du signal est unitaire. Elle est plus avantageuse que d'autres topologies en termes de complexité et de performance. Puisque le modulateur de second ordre est incapable de fournir les performances requises, les structures en cascade ou MASH pour l'opération PH sont explorées. La topologie GMSCL (Generalized Multi-Stage Closed Loop) est choisie et une technique récemment proposée est appliquée pour linéariser le CNA de retour. En plus, cette technique augmente la plage dynamique du convertisseur. Ensuite, après une analyse comparative approfondie, le meilleur filtre HP est choisie pour ce modulateur. Il a les avantages d'avoir une basse consommation, une superficie réduite et un bruit moins important. Enfin, l'architecture GMSCL PH proposée est validée en CMOS 65nm. Les applications visées sont l'UMTS avec 3.84MHz bande de conversion à 80 dB de la plage dynamique et WiMAX avec 25MHz de bande passante à 52dB de dynamique.In this thesis, research has been carried out at various abstraction levels to optimize the High Pass(HP) modulator operation. A top-down approach is adopted to achieve this objective. Beginning with the RF receiver architecture, the newly created Fs/2 receiver is selected for its enhanced compatibility with HP modulator as compared to other state of the art receiver architectures namely zero-IF and low-IF receivers. After the receiver topology, the next level of design i-e modulator architecture is addressed. We propose a new second-order unity-STF architecture which is advantageous over other topologies in terms of complexity and performance. Since the second-order modulator is unable to provide the required performance, the cascaded or MASH structures for HP operation are explored. GMSCL(Generalized Multi-Stage Closed Loop) topology is chosen and a recently proposed technique is applied to linearise the feedback DAC. This technique eliminates the need of Dynamic Element Matching (DEM) and increases the dynamic range of the converter as well. Next, after a thorough comparative analysis, the best HP filter is chosen for this modulator. It has reduced power consumption, surface area and noise. Finally the proposed GMSCL HP architecture is validated in 65nm CMOS process. Much attention is given to the design of operational transconductance ampli er since it is the major building block of high pass lters and is the most power consuming element. The target applications are UMTS with 3.84MHz conversion band at 80dB dynamic range and WiMAX with 25MHz bandwidth at 52dB dynamic range.PARIS-Télécom ParisTech (751132302) / SudocSudocFranceF

Bandwidth mismatch calibration in time-interleaved analog-to-digital converters

La problématique traitée dans la thèse consiste à concevoir des convertisseurs très larges bandes pour les applications stations de base. Le choix d'une architecture à entrelacement temporel a été fait et permet d augmenter la vitesse des convertisseurs tout en ayant un contrôle sur la consommation. Cependant, les canaux constituant cette architecture évoluent différemment à des variations d'environnement. En conséquence, des erreurs d appariement entre les canaux dégradent les performances du convertisseur parallèle. Les erreurs les plus connues sont : l offset, le gain, l erreur de phase des horloges d échantillonnage qui sont largement traitées dans la littérature et enfin, l'erreur de bande passantes entre les filtres d'entrées des convertisseurs. Les travaux de la thèse ont permis de proposer des solutions d'estimation et de correction de cette erreur de bande passante afin d'améliorer les performance en linéarité du convertisseur. De plus les techniques de calibrage proposées sont validées à l'aide de circuits réels.Time-interleaved converter (ti-adc) is an efficient way to increase the speed while maintaining a good accuracy. it consists of the parallelization of several channels; each one running at lower speed. The benefit of this approach is to increase the conversion bandwidth without increasing the power. however, mismatches between the channels cause errors at the digital output and degrade the linearity and the resolution of the system. Gain, offset and clock skew errors are widely treated and we have been interested on bandwidth mismatch error which appears at high frequencies. The goal of the thesis is to develop and implement background calibration techniques for bandwidth mismatch error in a high speed ti-adc (up to 500 msps) in order to achieve a 90 db of sfdr for high input frequencies (up to 385mhz) and up to 94 db at low frequencies. An analog correction solution based on randomization was proposed and a new estimation technique based on gain extraction was implemented and validated for wideband signal.PARIS-Télécom ParisTech (751132302) / SudocSudocFranceF